Decreasing the Power-Clock Resonant Signal Central Voltage as a Mean for Power Reduction in Integrated Power and Clock Distribution Networks
محفوظ في:
| المؤلف الرئيسي: | Esmaeili, Seyed (author) |
|---|---|
| مؤلفون آخرون: | Fawzi, Abeer (author) |
| منشور في: |
2021
|
| الوصول للمادة أونلاين: | https://dspace.auk.edu.kw/handle/11675/9637 https://indjst.org/articles/decreasing-the-power-clock-resonant-signal-central-voltage-as-a-mean-for-power-reduction-in-integrated-power-and-clock-dis |
| الوسوم: |
إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|
مواد مشابهة
-
Deep aging clocks: AI-powered strategies for biological age estimation
حسب: Luma Srour (22254409)
منشور في: (2025) -
Microcontroller-based multi-language clock-calendar
حسب: Al-Ali, A.R.
منشور في: (1993) -
An optimal formulation for test scheduling network-on-chip using multiple clock rates
حسب: Harmanani, Haidar M.
منشور في: (2017) -
An All-Digital Clock Frequency Caputring Circuitry For NRZ Data Communications
حسب: Elrabaa, M.E.S.
منشور في: (2006) -
AN ON CHIP ALL-DIGITAL CONFIGURABLE CLOCK GENERATOR FOR ASICS' AT-SPEED TESTING
حسب: unknown
منشور في: (2020)