The architecture of a highly reconfigurable RISC dataflow array processor
The architectural design and VLSi implementation of a highly reconfigurable dataflow RISC processing element (PE) are presented. This processor forms an element of a processor array which possess the features of both static and dynamic dataflow models. The array can be programmed to execute arbitrar...
محفوظ في:
| المؤلف الرئيسي: | |
|---|---|
| مؤلفون آخرون: | , |
| التنسيق: | article |
| منشور في: |
2020
|
| الموضوعات: | |
| الوصول للمادة أونلاين: | https://eprints.kfupm.edu.sa/id/eprint/379/1/Architecture_RISC_dataflow.pdf |
| الوسوم: |
إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|