Fault Tolerance Techniques for Sequential Circuits: a Design Level Approach
محفوظ في:
| المؤلف الرئيسي: | Al-Qahtani, Ayed Saad (author) |
|---|---|
| مؤلفون آخرون: | unknown (author) |
| التنسيق: | masterThesis |
| منشور في: |
2010
|
| الموضوعات: | |
| الوصول للمادة أونلاين: | https://eprints.kfupm.edu.sa/id/eprint/136331/1/Ayed_Thesis_final.pdf |
| الوسوم: |
إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|
مواد مشابهة
-
A Generalized Modular Redundancy Scheme for Enhancing Fault Tolerance of Combinational Circuits
حسب: unknown
منشور في: (2020) -
Transistor-Level Defect-Tolerant Techniques for Reliable Design at the Nanoscale
حسب: Khan, Farhan
منشور في: (2009) -
An Efficient Test Relaxation Technique for Synchronous Sequential Circuits
حسب: El-Maleh, Aiman H.
منشور في: (2004) -
An efficient test relaxation technique for synchronous sequential circuits
حسب: El-Maleh, A.
منشور في: (2003) -
An Efficient Test Relaxation Technique for Synchronous Sequential Circuits
حسب: El-Maleh, Aiman H.
منشور في: (2003)