Test bus assignment, sizing, and partitioning for system-on-chip
The test access mechanism (TAM) is an important element of test architectures for embedded cores and is responsible for on-chip test pattern transport from the source to the core under test to the sink. Efficient TAM design is of critical importance in system-on-chip integration since it directly im...
محفوظ في:
| المؤلف الرئيسي: | Harmanani, Haidar M. (author) |
|---|---|
| مؤلفون آخرون: | Sawan, Rachel (author) |
| التنسيق: | article |
| منشور في: |
2007
|
| الوصول للمادة أونلاين: | http://hdl.handle.net/10725/3528 http://dx.doi.org/10.1109/CJECE.2007.4413128 http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=4413128 |
| الوسوم: |
إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|
مواد مشابهة
-
A method for optimizing test bus assignment and sizing for system-on-a-chip
حسب: Harmanani, Haidar M.
منشور في: (2017) -
Test time minimization for system-on-chip with test bus assignment and sizin
حسب: Harmanani, Haidar M.
منشور في: (2017) -
On Power-Constrained System-on-chip Test Scheduling Using Precedence Relationships
حسب: Harmanani, Haidar M.
منشور في: (2017) -
Integrating wrapper design, TAM assignment, and test scheduling for SOC test optimization
حسب: Harmanani, Haidar M.
منشور في: (2017) -
Power-constrained system-on-a-chip test scheduling using a genetic algorithm
حسب: Harmanani, Haidar M.
منشور في: (2006)